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Foundation XVHDL, F1.4: LogiBLOX으로 만든 Component를 VHDL구문으로 Instantiation하려면

Record #2595

Product Family:  Software

Product Line:  Metamor

Problem Title:
Foundation XVHDL, F1.4:  LogiBLOX으로 만든 Component를
VHDL구문으로 Instantiation하려면

Problem Description:
Keywords:  Logiblox, XVHDL, instantiate

Urgency:  Standard

General Description:
어떻게 하면 LogiBLOX Module을 생성하여 VHDL Design에
Instantiation을 할 수 있을까?

Solution 1:

F1.4
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F1.4에서는 Synthesis->Logiblox메뉴를 선택하면 HDL Editor에서
LogiBLOX GUI를 사용할 수 있다.  아래에 보이는 것처럼 VHDL
Code내에 Component를 간단히 Instantiation한다.  프로젝트 디렉
토리에 위치한 <logi_component>.VHI 파일은 VHDL 파일에다가
Component를 Instantiation하기위한 템플리트로 제공 되어진다.

다음은 LogiBLOX으로 만든 16x4 Synchronous RAM Module을
Instantiation하는 예제이다.

library IEEE;
use IEEE.std_logic_1164.all;
entity RAM_TOP is
    port (
           a_top, di_top: in STD_LOGIC_VECTOR (3 downto 0);
           wr_en_top, wr_clk_top: in STD_LOGIC;
           do_top: out STD_LOGIC_VECTOR (3 downto 0)
    );
end RAM_TOP;
architecture ram_top_arch of ram_top is
component my_sram  -- my_sram은 LogiBLOX으로 만든
                            -- component의 이름이다.
  PORT( 
           A: IN std_logic_vector(3 DOWNTO 0);
           DI: IN std_logic_vector(3 DOWNTO 0);
           WR_EN: IN std_logic;
           WR_CLK: IN std_logic;
           DO: OUT std_logic_vector(3 DOWNTO 0)
  );
end component;
begin
U1 : my_sram port map( A=>A_TOP, DI=>DI_TOP, WR_EN=>WR_EN_TOP,
                               WR_CLK=>WR_CLK_TOP, DO=>DO_TOP);
end ram_top_arch;

End of Record #2595