CPLD의 전력소모를 줄이려면...

Version: 1.0
Date: 1999.1.3
참고사항: 그림을 알아보기가 어려우시면, 그림위에서 마우스 오른쪽 버튼을 눌러서 "View Image명령을 이용하여 보시면 됩니다...

CMOS회로에서 전력의 사용은 직접적으로 보여주지만 종종 그것은 그렇지 않을 때도 있다...  이글은 CPLD 전력분산을 이해하는데 도움을주고 전력소비 최소량에 대한 Guideline을 준다...

대부분의 업체들은 Figure 1에서 보여주는 것처럼 CMOS 부분에 대한 전력 분산의 다양한 구성을 지정한 것을 표나 계산식으로 제공한다...

일반적으로 다음을 포함한다...

Input Receiver에 대한 구성은 TTL부터 구동되었다면 CMOS 외부 Driver보다 정격출력을 낮춘다...
Chip의 내부 Core에 대한 구성은 일반적으로 없는거나 다름없는 DC부품을 가지고 있다...
다양한 Switching Frequencies의 상세한 지식이 요구되는 AC부품은 셀 수 있다...  그것은 또한 정확한 많은 전기회로의 지식을 항상 사용됐는지 안 됐는지를 요구한다...
이 구성은 양Switching Frequencies와 External Load Capacitance의 기능인 Output Stage에 기인한다...

전력은 모든 구성의 합으로 만들어진다:
Power = P_IN + P_CORE + P_OUT(AC and DC)

Figure 1: Power Components of a Typical CMOS Chip

이런 접근은 이론적으로 충분하다...  그러나 일반적으로 당신은 당신의 회로가 만들거나 직면한 다양한 Switching Frequencies 또는 Load Capacitance의 작은 지식을 가지고 있음을 발견할 수 있다...  당신은 Load Capacitance와 계산된 Speed를 재분류하고 계산된 전력이 달성되는 것을 재분류해야한다...  한가지 계산은 다른계산, 모호한 집합, 정밀하지 않은 결과에 대하여 종종 기본으로 사용된다...

Simple Number로 나오는 복잡성 때문에, 많은 CPLD Vendor들은 Single Equation 제공에 의하여 전력 계산 과정을 단순화로 재분류 해왔다...  빈번히 잘못 사용되었을 때 이것은 최적의 값을 이끌어낸다...  종종 계산 상수는 간단한 과정으로 보여주나 무제한의 Guideline 또는 그것들의 뜻함의 설명은 주어진다...

전원 분산 요소

CPLD의 기본 구조는 주로 안에서 내부 Core를 프로그램 할 수 있는 다른 CMOS Device와 다르다.만약 Figure 1에서 Core내로 프로그램 가능한 AND 배열 구조 삽입을 위하여 변경 되었다면 CPLD와 다른 CMOS Chip 사이의 전력차 대부분은 설명된다...  Input Power와 Output Power는 설명할 수 있으나 Core Power는 CPLD Sense Amplifer Approach 때문에 다르다...

Figure 2는 프로그램 가능한 AND Gate에 대한 간단한 구조를 보여준다... (실제로 NOR의 내부다.)  이 AND Gate는 논리 연산 프로그램을 수행한다...  Floating Gate와 함께 3개의 Transistor는 적절히 프로그램 되었을 때 "Wired NOR"를 구성한다...  XC9500XL Device는 일반적으로 각 Product Term에 대하여 Bitline이 첨부된 108개의 Transistor를 가지고 있다...  Bitline에 첨부된 Pullup과 Pulldown Resistor는 실Transistor다...

Figure 2: Simplified CPLD Programmable Structure

Bitline이 High일 때 (Sense Amplifier의 Trip Voltage 초과) Output은 바뀐다...  그렇지 않으면 Output은 Low를 유지한다...  전력 분산 관점에서부터, 낮은 소비 발생은 V_bitline-hi일 때 Bitline에서 나온다...  CPLD는 Flip-Flops를 포함한 Macrocell의 구성 때문에 무시해도 좋은 Power를 소비하는 Flip-Flops와 프로그램 가능한 Cell과의 비교는 확실히 이해할만큼 중요하다...

Figure 3: Trip Voltage, Bitline High and Bitline Low Relationships

이런 특징과 함께 CPLD Design은 Pin과 Flip-Flops들을 구동하는 Product Term의 집합으로 되어있다고 볼 수 있다...  Product Term의 Switching Speed와 Output Pin은 대부분 Case에서 가장 유력한 Factor로 된다...  표준 CPLD의 프로그램 가능한 전류의 구조는 항상있다...  전류는 R2를 통해서 또는 접지된 Transistor를 통해서 전형적인 두 값의 하나로 Passing 할 수 있다...  이것은 CPLD Core안에 DC 전류 소비에 제공되는 주 요소다...  이것은 무시할 수 없다...

Figure 2에서 R1은 실제로 프로그램 가능한 Transistor 구조다...  R1은 주어진 전류, Sense Amp Input Node, 빠른 Ramping Input Signal사이의 선택, 또는 낮은 전류의 늦은 Signal 선택에 의하여 프로그램 될 수 있다...  TABLE 1은 R1과 Bitline의 상태의 값에 의존하는 Product Term에 의하여 현재 그려진 값의 관계를 보여준다...

TABLE 1은 몇몇 사항을 가르킨다...

각 Product Term은 정적인 전류값 차이를 가질 수 있다...
범위는 크다... (10X)
그 값은 Product Term 구동이 High나 Low의 강한 함수이다.

Dsign 조합에 대하여, 모든 Product Term Input은 직접 Input Pin에서부터 구동되어진다...  이것은 쉽게 밝힐 수 있고 정확한 정적인 Power 계산은 측정할 수 있다...  규칙적인 회로에 대하여 Flip-Flops의 2진수 값은 다양한 Product Term이 부족할 수 있고, 그래서 그것은 계산에서 회로의 상태를 포함하지못한 신중한 분석이 어떻게 Power 소비를 아는지 어렵다...

Figure 4에서 Input 1과 Input 2를 양쪽의 논리회로를 비교한다...  그 상태의 변수가 Logical One Feed Back이라면 Bitline은 모두 High다...  그러나 그상태가 Logical ZeroFeed Back이라면 각 Bitline은 Low가 될 것이다...  그리고 Draw는 현재다...  이것은 System Reset을 가장 높은 전압으로 Draw 할 수 있읍을 뜻한다...  이런 상태는 종종 시계가 멈추었을 때 정확한 전력 측정을 할 때 보여진다...

Figure 5는 어떻게 이것이 분명하지 않은 측정을 만드는 것의 예를 보여준다...  Figure 5에서처럼, 이것은 Switching Frequency가 매우 DC에 가까울 때 ICC에 대하여 모호한 영역이 존재한다...

Table 1

Sequential Machine의 정화한 상태가 Clock이 Off시(또는 매우 느린 Switching시) 매우 많은 특별한 Bitline이 High 또는 Low를 지시할 수 있기 때문이다...  주파수가 매우 빠르게 올라간 후, ICC는 주파수와 함께 매우 많은 1차적 관계를 가정한다...

Figure 4: State Influence on CPLD Power

비록 반직관적 이지만, 이것은 주파수 상승시 짧은 주파수 비율에 대하여 ICC Drop을 가능하게 한다...

최소 전력 기술

다음의 Checklist는 매우 낮은 전력 소비로 이끈다...

최소 HP Macrocell
단지 이 Macrocell 의 조심스런 선택에 의하여 High Speed Mode는 필요하고, 다른 것(Others)은 Low Power Mode로 Set 할 수 있고, 이것들은 전력을 감소 시킨다...

Global Resources 사용
Product term Clock, 3-state, Set/Reset은 S-Term Currents Draw를 증가 시킬 수 있다...

2.5V에서 VCCIO Setting
Output Stage의 Voltage Swing 제한은 소비된 Output 전력의 CV²f 부분울 낮출 수 있다...

UPG에서 사용안된 XC9500 Input PIN의 부족
사용않된 Pin은 Float 할 수 없다...  그러나 간단한 방법은 UPG (User Programmable Ground) Option의 사용이다...  이것은 Pin을 Low로 구동하고 잡음을 없애준다... (XC9500 Device는 Known State에서 Input Pin을 자동적으로 Set하는 Bushold 회로를 가지고 있다.)

Figure 5: I_cc VS Frequency

결론

여기서 언급한 내용은 대부분 생산된 CPLD에 적용할 수 있다...  그러나 Xilinx XC9500과 XC9500XL CPLD에서는 특이하다...  Xilinx CPLD는 충분히 전력 분산을 줄이기 위한 다양한 Option과 고성능을 제공한다...

- 출처: XCELL (The Quarterly Journal for Xilinx Programmable Logic Users) -
- Issue 30 Fourth Quarter 1998 -
- Reducing CPLD Power Consumption / Page 26-27 -

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